RISC处理器指令Cache设计及其优化

【作者】 王健斌；

【导师】 张盛兵；

【作者基本信息】 西北工业大学 ， 计算机系统结构， 2004， 硕士

【摘要】 随着信息技术的发展，为了满足高速信息处理和复杂智能控制的要求，以微处理器为控制核心的电路系统应用日益广泛。微处理器体系结构方面的研究和设计，可以推动我国集成电路的发展，满足信息产业发展的要求。 本论文的研究内容是西北工业大学航空微电子中心所承担的十五预研项目之一“新一代战斗机用32位徽处理器(龙腾R1)设计技术研究”的一部分。 “龙腾R1”微处理器系统由定点执行单元、浮点单元、存储子系统单元(指令Cache、存储管理单元)和总线接口单元四部分组成，以流水和超标量方式执行指令。本论文完成存储子系统单元的设计与实现、“龙腾R1”系统的集成、存储子系统单元的验证以及在“龙腾R1”存储子系统基础上进行了TraceCache的研究，其中重点讨论存储子系统的设计与实现。 本课题组设计的“龙腾R1”微处理器芯片，指令系统与Motorola公司的PowerPc603e兼容，体系结构自主设计。整个芯片基于TSMC 0.25u 1P5M CMOS标准单元库和宏单元实现，现已生产出样片并通过测试。芯片内核电压为2.5V，I／O电压为3.3V，内部频率66MHz，芯片面积＜25mm~2，晶体管数336万，平均功耗为1.7W(66MHz)，封装形式为240—pinCQFP，采用全路径扫描。 本论文的研究工作包括： 系统地开展了有关32位RISC处理器中存储子系统的研究和设计。按照功能将存储子系统划分了不同模块，然后按照自顶向下的设计思想进行了存储子系统的设计与实现。所设计的存储子系统主要分为指令存储管理单元、数据存储管理单元和指令Cache。 存储子系统的功能仿真。对“龙腾R1”存储子系统在模块级、子系统级和芯片级三个层次上分别进行功能仿真。 存储子系统综合中进行的编码优化，主要目的是提高设计的速度，使存储子系统的时序达到设计要求。 存储子系统的时序仿真。 对TraceCache技术进行研究。在已经实现的“龙腾R1”存储子系统基础上对TraceCache进行设计、实现和性能评估。 通过本论文的研究为设计具有自主知识产权的嵌入式微处理器积累了经验。更多还原

【Abstract】 The rapid development of information process technology and complex intelligent control method has posed a challenge to computer architecture designers . In order to met the requirements, the circuits with microprocessor as core are used wider and wider. Research and design in microprocessor architecture can promote the development of our national IC industry and satisfy market demand.The work in this thesis was part of a National 05’ project which task was designing the "LongTengRl" microprocessor.There are four parts in "LongTengRl" microprocessor: Integer Execution Unit(IEU), Floating Point Unit(FPU), Memory Subsystem Unit(MSU) and Bus Interface Unit(BIU). The instructions are executed in pipeline. This paper discusses MSU’s design, implementation and verification, implements the integration of the "LongTengRl" system and studies the optimization of instruction cache. As a crucial enhancing technology of instruction cache, the trace cache was also studied in this thesis.The research work of this thesis mainly includes:1. Analyzer of "LongTengRl" Architecture:2. Design and Implementation of Memory Subsystem Unit;3. Function simulation in three ways:4. Coding optimization for improving the speed of MSU.5. Timing simulation for verifing the setup/hold time:6. Study of the TraceCache Technology;"LongTengRl" is a complex microporcessor system. This thesis has contributed a lot to the designing of embedded microprocessor with full copyrights. Moreover, it provides an optional microprocessor core for urgent need in aviation field.更多还原