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适合于硬件进化的FPGA平台设计实现
【作者】 陈利光；
【导师】 童家榕；
【作者基本信息】 复旦大学 ， 微电子学与固体电子学， 2009， 博士
【摘要】 可进化硬件(EHW)是指硬件能够通过与环境的交互作用自适应地和动态地改变和调整自身的结构和行为，其研究思路是在可重配置的硬件平台上模拟自然进化的过程。可进化硬件硬件系统在电路设计、自动控制、容错系统、模式识别与人工智能、机器人、太空和深海探索等领域将有着极其广泛的应用前景。本文总结了可进化硬件研究领域的研究现状，分析了目前研究中使用的可进化硬件平台的结构特点和优缺点，着重分析了基于FPGA硬件进化各种实现结构。首先，本文根据硬件进化的原理，研究了硬件进化在电路设计领域的应用。本文通过2个硬件进化实例设计并实现，分别在基于FPGA的门级和函数级硬件进化方面做了一些探索。在门级进化方面，提出了一种基于LUT的VRC模型，通过对3到5输入LUT的LUT-VRC模型进行了系统的比较分析，得到了一种最佳的基于3输入LUT的VRC结构模型；函数级进化研究方面，本文提出了一种新型针对图像滤波器应用硬件进化单元结构，该结构进化出的滤波器能够很好的滤除图像中的高斯噪声和椒盐噪声。其次，根据针对现有FPGA硬件进化平台的缺点，采用0．13um工艺设计并实现了一种适合进化的CPU+FPGA可重构平台芯片。FPGA方面，逻辑单元设计中采用了4 S LICE组合成一个CLB结构，加强了SLICE之间的资源复用和资源共享，SLICE内部实现了SOP功能扩展，提高了SLICE对多输入逻辑的支持。互联资源方面，采用了新一代的主动互联架构技术，实现各种IP单元通过统一接口融入互联网络。互联资源采用了全驱动(Full Buffer)方式构建开关矩阵，增加了时序性能和时序可预测性。CPU部分采用了IBM公司32位开源处理器核PowerPC405软核，FPGA和CPU之间设计异步FIFO和共享双口RAM接口，通过中断驱动方式进行数据通信。该芯片从3个方面针对硬件进化设计，加快硬件进化速度。第一是针对硬件进化过程中每次只有少量位流改变的情况，减少重配置位流粒度，FPGA的位流配置结构采用了行列双译码方式，可以以1bit为单位对FPGA进行配置读写，大大提高了部分重配置速度。第二专门设计FPGA配置控制接口，可以实现通过CPU对FPGA进行快速部分配置，实现单芯片(on chip)硬件进化。第三，针对遗传算法需要大量随机数特点，专门设计随机数模板发生器和交叉加速器，以实现遗传算法硬件加速，比软件实现提高了4倍以上。该芯片采用SMIC 0．13uM工艺进行流片，FPGA模块采用全定制设计，CPU和配置控制器部分采用标准SYNOPSYS流程实现，最后手工拼接，芯片面积4．5×6．2mm。
【Abstract】 Evolvable Hardware (EHW) refers to hardware that can change its architectureand behavior dynamically and autonomously by interacting with its environment.Theprime motivation of EHW is to simulate the nature of evolution on a reconfigurablehardware platform.EHW have a wide range application prospects at circuit design,autornatic control,fault-tolerant systems,artificial intelligence,robotics,and deepspace exploration.First,the purpose of this dissertation is to study circuit design methodology baseon EHW,on the two aspects:gate-level and function-level FPGA-based hardwareevolution.In the gate-level field,A LUT-based VRC implementation of EHW hasbeen proposed with the aim to find a general purpose VRC model for evolvingrandom logic function targets.Experiment results indicate that 3-LUT based VRCachieves the best results,and gets a significant improvement in resource utilization ofthe basic cell.In the function-level research,a new architecture of EHW cell has beenproposed for image filter,the filter evolved from this architecture can successfullyfilter out Gauss noise and Salt-and-pepper noise.Second,aims the drawbacks of the existing FPGA-based EHW platform,anSOPC chip based on CPU+FPGA was designed and implemented on 0.13um logicprocess.The SOPC chip was designed to speed up the hardware evolution processfrom three aspects.First of all,because only a small mount of bitstream changes inthe every evolution iteration,a row-column dual-decode architecture is adapted tospeed up configuration.Compared to the traditional row based architecture,thismethod reduces the smallest bitsteam scale and significantly improves the speed ofpartial configuration.Next,a dedicated CPU configuration interface is designed,enable CPU to configure FPGA conveniently and realize on-chip evolution.At last,genetic algorithm needs much of random numbers,in this chip,a dedicated randomnumber generator and cross-accelerator is designed in order to achievehardware-accelerated genetic algorithm.